芯潮流、晟联科…高速SerDes芯片国产化数据中心场景如何成皇冠

　　【摘要】回顾过去，Alphawave的超快速地增长足以证明高性能 SerDes IP 对于现代以数据为中心的应用程序和基础设施建设的重要性。

　　在数据中心领域，高速SerDes作为数据传输的重要工具，预计未来市场规模将达到百亿美元量级。

　　在Alphawave、Cadence等国外厂商的份额垄断和技术领先下，国产化替代需求同样存在，且越来越迫切。国内市场已出现以芯潮流、晟联科为代表的一批SerDes芯片设计创业厂商。

　　但是由于供应链体系和人才团队建设上的落后，当前国内并未出现拥有完全独立自主、真正强能力的高速SerDes IP厂商，国内高速SerDes领域的市场格局仍未成型。

　　据IDC预测，到2025年世界数据的总和将达到175 ZB（ZB是一万亿千兆字节）。伴随数据量飙升，对更高带宽、更低延迟、更高密度和更低功率的需求慢慢的变大——所有这些都是当今各行各业复杂技术基础设施的关键属性。

　　SerDes在此时走向了舞台中央。作为IP的皇冠，SerDes凭借高数据传输速率和低功耗特性，成为数据中心内部连接和外部通信的首选方案，有效支持了云计算、大数据分析和人工智能等应用的快速发展。

　　SerDes是Serializer（串行器）/Deserializer（解串器）的合称，是当前主流的时分多路复用（TDM）、点对点（P2P）的串行通信技术，可以最大化光纤或同轴链路的吞吐量。

　　为了解决高速数据点到点传输时常见的信号衰减、码间串扰问题，SerDes技术通过均衡、时钟恢复等技术组合方案，将并行数据串行成一路高速数据在介质中传输，在接收端解串恢复成并行数据。

　　国内云服务提供商如阿里云、腾讯云、华为云等对数据中心企业级SSD的需求快速地增长，为稳定数据中心供给、提高数据传输效率提出了明确要求。这些数据中心和云计算服务的爆发式发展，使得厂商对高带宽、低延迟的需求持续不断的增加，传统的数据传输方式已经没办法满足日益增长的带宽需求。

　　AI浪潮驱动数据处理量迅速增加，算力需求的提升除了依靠GPU卡、SSD等核心硬件的性能提升，还需要更高的系统通信和网络通信能力作为支撑。在AI需求提升的背景下，SerDes技术向224G升级的趋势加速确立，对应传统系统总线如PCle、SAS，通信总线如InfiniBand、以太网等的信号传输速率持续提升。

　　据光大证券，2010年SerDes能做到10Gbps的传输速度,而2019年这一要求便已经提升到约112Gbps。Marvell在FQ4 2024业绩电话会上表示，其下一代单通道200Gb/s速率的1.6T PAM DSP产品已经在客户侧进行认证，预计将于今年年底开始部署。英特尔也展示了其自研的3nm SerDes芯片，实现了224Gb/s的超高速传输。

　　LightCounting预测首批224G SerDes将在2026年迎来部署上量，早期应用场景范围包括重定时器和变速器、交换机、AI扩展、光模块、I/O芯片和FPGA，成熟应用后有望延伸至更多数据需求领域。

　　速度升级的潮流更是符合机器学习、神经网络等新兴数据密集型计算应用的需求，也助力了AI训练、推理，反过来说，这些新需求的出现，也逐步加强了对SerDes升级的需求。

　　当前的高速SerDes研发仍然由海外厂商主导。海外领先SerDes IP厂商包括两类：1）第三方SerDes供应商：授权SerDes IP给芯片商使用并收取专利授权费。全球领先的第三方SerDes厂商Cadence、Alphawave等均为美国公司。2）自研厂商：博通、Marvell、英特尔等厂商依据自己需求或帮下游客户设计SerDes IP，定制化属性较强。

　　Alphawave 是 PAM4 112G SerDes 的领导者。Alphawave成立于2017年，专注于提供多标准SerDes IP核及Chiplet解决方案，公司于2021年在伦敦交易所上市，并已开发出基于DSP的PAM-4 112G Serdes IP；其产品广泛应用于数据中心、网络通讯、AI、无人驾驶、5G通信和存储等多个终端市场。2023年，Alphawave收入3.22亿美元，同比增长 73.52%；盈利达到0.34亿美元，同比下降4.7%，近两年在收入规模上保持了快速地增长。可以说，Alphawave成功的关键就是在正确的时间瞄准了SerDes赛道在数据中心的广泛应用。

　　Cadence在SerDes领域的发展得益于其在先进制程技术上的持续投入、创新的硬件设计以及强大的软件工具支持。Cadence通过与台积电紧密合作，推出了多款高性能SerDes IP。

　　Cadence发布了面向TSMC 3nm工艺的112G-ELR SerDes IP，该IP结合了先进的数字信号处理（DSP）架构，能够支持高达45dB的插入损耗，并具有卓越的功耗、性能和面积（PPA）；Cadence还针对TSMC N3E制程推出了新一代224G-LR SerDes IP，逐步提升了性能和能效。此外，Cadence通过收购Rambus的SerDes和内存接口PHY IP业务，进一步丰富了其技术组合。

　　虽然国内出现了强烈的高速SerDes领域国产化替代需求，但是不管是从人才团队建设还是供应链体系建设上来说，国内的厂商都尚在摸索阶段。

　　高速SerDes芯片的设计需要多领域的芯片设计人才通力合作。具体而言，SerDes芯片设计主要分模数转换器ADC、锁相环PLL、数字信号处理器DSP、以及risc-v或者arm架构四个部分，其中ADC和PLL是当前优化的核心。这几个部分的人才必须紧密合作，高效协同，才能把高速SerDes做起来。

　　高端ADC芯片的性能提升决定了整个SerDes行业发展的步伐。NRZ调制方式下，采用传统的模拟前端即可，经过匹配-均衡-采样-解串后再进入数字域；而PAM4及更高调制方案下，电平数量的增加以及传输速率的提升带来串扰、非线性、噪声等问题，对接收端的采样能力提出更高要求，链路设计中一般在模拟前端增加ADC（模数转换器）将模拟信号先转为数字信号，反馈均衡、采样和解串则均在数字电路中完成。

　　美国等西方国家都对高端ADC芯片的出口进行了严格管制，禁运范围主要是精度超过8位1.3Gsps以及16位以上速度超过65MSPS的ADC。ADC速率的限制是当前国内SerDes厂商被卡住脖子的重要原因，大多数国内厂商只能拿到7bit规格的ADC。

　　所以，对于国内厂商来说，要想做出能比得上国际一流水平的SerDes芯片，重点要放在锁相环优化和设计上。锁相环的核心功能是锁定输入信号的相位和频率，产生一个与输入信号同相位和固定频率的输出信号。

　　能做好这一环节的国内人才少之又少，中国大陆在这一领域也很难招到高手，以致于部分厂商不仅极为珍惜相关领域的大牛，甚至还不遗余力“内斗”，避免人才流入其它地方。

　　一个好的高速SerDes芯片勇于探索商业模式的公司，必须集齐在ADC、PLL、DSP等模拟芯片设计上的高手团队，同时也得懂点指令集架构，并且花时间反复进行参数调试，才能实现技术突破。

　　这一点是部分国内厂商的软肋，也是整个国产替代过程中难以打折扣的前期准备。

　　先进制程工艺的升级可以帮助SerDes实现更低功耗和更高性能的互连，亦或推动新型架构的出现。各家芯片厂商陆续推出3nm制程SerDes，以满足AI和其他高速网络基础设施对数据带宽的更加高的要求。在制程上我们尚落后一步，“缺芯”困境仍然困扰着高速SerDes芯片研发企业。

　　另外，ADC速率一直卡住国内高速SerDes发展，再加上供应链严重依赖海外生态、难以脱离海外厂商的技术垄断、国内产业上下游合作不足、封装/EDA等技术落后等问题，整个产业链体系都亟待一场升级。

　　SerDes技术的核心在于其通过串行链路传输和接收数据的能力——随着速率需求的增加，高速SerDes IP的任务变得更具有挑战性。

　　而在数据中心场景，高速SerDes拥有广泛的应用。据谈思汽车，数据中心内部高速数据传输的典型应用场景包括处理计算（CPU、GPU、FPGA、AI）、网络（网卡、Switch、光模块及线缆）以及存储，具体如下图所示：

　　在数据中心场景，SerDes对速率的要求会高许多，海外厂商普遍在112G以上进行研究，甚至已有几位玩家突破224G。

　　1）减少线缆和交换机数量：单通道224G SerDes的应用能够大幅度减少数据中心所需的线缆和交换机数量，从而优化网络效率、并降低节点增加而导致的额外通信成本。

　　2）降低传输功耗：OIF CEI-224G框架采用CPO（光电共封装）和OE（optical engine，光学引擎），缩短主机SoC与光学接口之间的电气链路，224G SerDes每比特功耗较112G降低约1/3。

　　高速SerDes设计复杂度高，且对先进工艺的依赖性强。在224G速率下要达到上一代的性能水平，SerDes设计复杂程度增加了5倍。这使得数据中心场景，成为高速SerDes突破的核心聚焦，也使数据中心场景成为了高速SerDes的皇冠。

　　放眼国内，能跟上高速SerDes芯片开发的队伍屈指可数。以下简要盘点相应公司：

　　芯潮流是Alphawave和珠海合资建立的、专注于高速SerDes芯片研发的公司，主要支持 Alphawave 高速SerDes IP在中国的销售和定制业务。

　　据知情的人偷偷表示，某公司曾在加拿大研究所开展SerDes研发，该所是该公司实力最强的研究所之一，后因其回撤，许多流失的人才当时加入了Alphawave，后者与珠海合资设立了芯潮流。

　　晟联科（etopus）成立于2014年，最初在美国硅谷设立，并于2022年在上海注册成立。晟联科提供的解决方案涵盖远距离、低功耗、低延时的高速SerDes及D2D IP互联产品，包括高速以太网1.25-112Gbps SerDes IP、PCIe Gen6/5、D2D UCIe IP以及应用于AEC铜线G DSP PHY IP。晟联科IP及相应解决方案客户覆盖思科、是德科技、意法半导体、中兴、复旦微等。

　　晟联科已完成了至少4轮融资。2024年7月，公司完成B++轮融资，参与投资的机构是尚颀资本、海望资本、考拉基金、清紫泽源资本、钱塘产业集团等，资金将大多数都用在公司高速SerDes IP及芯片产品的研发和量产。此前，晟联科在2024年4月完成了B+轮融资，参与投资的机构包括海望资本、金浦投资、浦科投资等；在2023年11月完成了超亿元人民币的B轮融资，由元禾璞华领投，锐成芯微、南通临港东久基金、临港科创投跟投。2024年就连融两轮，足见长期资金市场对晟联科的看好和对高速SerDes国产化替代的决心。

　　目前，据业内人士透露，晟联科的Serdes芯片最高速率为112G，达到某为公司前几年的水平，距国际先进仍有距离。此外，晟联科的ADC和锁相环（PLL）两个IP环节自研及设计水平都有待提升，56G的Serdes芯片流片本土化也有待解决。

　　另外，晟联科的开发团队以美国和中国香港地区为核心，大陆研发团队人员较少，仅做一些测试。

　　公司目前56G Serdes IP已在国内量产，112G Serdes IP也已流片。集益威是一家专注于高端IC设计的高新技术企业，成立于2019年，总部在上海。公司由海归团队共同创办，主体业务包括高性能和低功耗PLL、ADC/DAC以及SerDes IP和IC的研发和产业化服务。公司目前由国家集成电路产业投资基金持股，并由中移资本进行联合投资。

　　作为一家拥有国内最齐全接口IP 产品线的公司，其能够给大家提供不同Foundry 上不同工艺节点1-10G/20G/25G/32G/56G/112G等多协议SerDes PHY完整的IP 解决方案，多协议SerDes PHY能支持包括PCIe，USB，DP，MIPI、MPHY，以太网等多个协议，能够完全满足客户在中高低端的不同应用场景的需求。

　　这些 SerDes PHY 具有高度的灵活性和可实现性、低功耗、高效能等特点，同时为了实现用户一站式解决方案需求，其也推出了业界领先的PCle 和 CXLcontroller。

　　由于数据中心应用的Serdes IP有关技术规模不大，多数IP公司也会拓宽DDR、USB、MIPI等接口IP产品线。另一个明显的规律是，国内最头部的几家高速SerDes团队，都在某些特定的程度上依赖于国外主体的强力支持、技术转移，或者具备一定的国外背景。国内真正独立自主的道路，还有非常长的路要走。

　　回顾过去，Alphawave的超快速地增长足以证明高性能 SerDes IP 对于现代以数据为中心的应用程序和基础设施建设的重要性。

　　作为技术门槛高、突破难点大的领域，国内高速Serdes IP公司竞争格局还没稳定，参与者也相对较少，发展初期的各家厂商还处在对已有知识的吸收、消化、创新阶段，初创企业仍然有入场并脱颖而出的机会；现存的一些与国外厂商合作的研发企业，也需面临实现完全独立、技术自主的难题。

　　在一个飞速崛起、急需国产化替代的领域，我们急切地想要看到更多的中国力量，急切地需要看到整个产业链的独立自主化。这既需要无数人才团队的孜孜以求，更需要全行业生态的通力合作。

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